日本工厂正在寻找其他地方来消除对先进制造工艺的依赖。

文章|日本半导体行业将纳米压印光刻技术定位为后极紫外光刻时代的补充技术。随着台积电继续扩大其在人工智能芯片领域的规模优势，这家日本半导体公司正在转向先进封装和替代光刻技术。台积电3纳米和2纳米产能基本固定，先进封装销售份额日益增加。该公司有望在 2029 年或 2030 年左右实现年销售额超过 2500 亿美元。这种不断扩大的差距正在推动日本公司专注于面板级封装和纳米印刷技术。这两项技术在 SEMICON Japan 2025 上被认为是克服制造瓶颈并在快速发展的人工智能加速器供应链中获得立足点的关键手段。台积电预计到2025年将控制全球晶圆代工市场70%以上。该公司的尖端工艺ess节点已提前几年预订。除了尖端的逻辑制造技术之外，先进封装技术也从辅助功能演变为关键的收入驱动力。人工智能工作负载越来越依赖处理器和内存之间的高带宽、低延迟和节能连接。因此，封装技术是扩大性能的关键。市场预测预计，到2030年，数据中心AI芯片的先进封装技术将以超过40%的复合年增长率增长。这一增长轨迹与台积电过去在智能手机领域的成功一致。台积电大约十年前就获得了苹果公司的 InFO 封装平台订单。 CoWoS现已成为高端人工智能硬件竞争格局的改变者。夹层的经济性转移到面板上 这一变化的中心是夹层。它充当计算机芯片和计算机芯片之间的电桥d 高带宽内存堆栈。当前的 2.5D 架构允许多个 HBM 堆栈和一个或多个 GPU 或 ASIC 芯片。一些设计还包括额外的 I/O 或控制芯片。随着AI模型规模的增加，中介层的尺寸也迅速增加。在 2023 年之前，中介层尺寸小于掩模尺寸的两倍，但到 2025 年，这个数字已增加到掩模尺寸的约 3.3 倍。业界预计，到本十年末，中介层尺寸将超过九种掩模尺寸。这种增长给晶圆制造带来了结构性成本挑战。 9层光掩模内插器只能在标准300mm晶圆上生产4个电池。相比之下，到 2025 年，典型的中介层可以生产 15 到 20 个单元。相比之下，600 毫米 x 600 毫米的面板可以生产大约 40 个相同尺寸的中介层。这显着提高了性能并降低了与运营商相关的成本。这些经济优势正在重新激发人们对面板级 pac 的兴趣随着人工智能设备的尺寸接近晶圆级封装的实际极限，该技术正在不断发展。 Rapidus与三星在SEMICON Japan 2025上争夺规模，Rapidus展示了600mm重分布层中介层面板。该公司表示，这是迄今为止公开展示的同类产品中规模最大的。 Rapidus计划在面板层面与交织器完成其前端产品路线图，并参与人工智能芯片项目的招标，包括与Nvidia平台相关的项目。该公司计划在2026年完成制造能力验证，并在2027年下半年实现与2nm逻辑工艺并行的量产。三星也在推行类似的策略。该公司目前使用 415mm x 510mm 面板来封装智能手机和智能手表的移动应用处理器。据业内人士透露，三星计划从2026年到2027年进一步增加面板尺寸。这是一幅画。该公司还计划应用该技术从技术到人工智能加速器，中介层尺寸和成本效益均受到限制。纳米压印专注于后 EUV 机遇。日本也将纳米压印光刻技术定位为后EUV光刻时代的基础复合技术。与EUV光刻不同，纳米压印技术使用物理模板来转移图案，减少资本投资和能源消耗。尽管覆盖精度目前限制其在下一代 3nm 逻辑芯片中的应用，但像 Kioxia 这样的存储器制造商正在将覆盖精度应用到 3D NAND 闪存生产中。在SEMICON Japan上展出了各种纳米压印工具和模板，凸显了该领域的复苏势头。 DNP已确认在2025年底前开发出适用于2nm和1.4nm工艺节点的模板，并计划在2027-2028年实现量产。虽然 EUV 光刻掩模仍然是该公司的主要收入来源，但纳米压印垫期刊被视为重要的长期增长选择。这一举措代表了日本半导体战略的务实调整。虽然这家日本公司不再与台积电在逻辑芯片领域直接竞争，但它正在瞄准增长压力越来越大的特定经济瓶颈。这一战略的长期成功将取决于这些公司从技术演示过渡到全球人工智能平台可靠、大批量产品的能力。
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